HOME자료실보기
  동작 주파수에 따른 PCB Pattern의 길이 변화 작성일 : 2011-07-20          조회수 : 21,842  
  작성자 : 인터넥스  

고속 Signal을 포함한 Interface에서 Chip의 낮은 주파수로 동작시키면 정상 동작을 하지만,
최대 동작주파수에서 정상 동작하지 않는 경우가 있습니다. 예를 들면 DDR2 800(400MHz)의 경우
 PCB333MHz에서 정상 동작을 하지만 Chip의 최대 동작 주파수인 400MHz로 동작시키면
 오작동을 일으키는 경우 입니다.

 

이 자료에서는 동작주파수가 높아짐에 따라 Signal quality Timing에서 볼 때 PCB 의 동작에
어떤 영향을 미치고, 정상 동작을 위해 어떤 부분을 고려해서 설계해야 하는지 Simulation을 통해
확인하겠습니다.

 

아래에 나오는 Simulation 결과에 대한 조건은 다음과 같습니다.

 

[ Simulation 조건]

 

> 동작 주파수 : 333MHz, 400MHz

> Simulation에 사용한 Buffer Model

- Driver Buffer Model : I ControllerIBIS Model에서 DQS, DQ Signal Model

- Receiver Buffer Model : S DDR2 SDRAM IBIS Model에서 DQS, DQ Signal Model

> DQS Signal Length : 55mm (아래에서는 A로 칭함.)

 

> 다음의 조건 1, 조건 2에서는 Pattern의 길이 외에 Skew Analysis에 영향을 줄 수 있는
   모든 요소(Chip의 특성, Buffer Model의 특징, Pattern의 길이, Pattern Impedance )를 동일하게
   Simulation한 결과 입니다. 또한 결과물의 Waveform DQ Signal Max Length에 대한 Waveform이고,
   표에 나와있는
Skew Analysis Simulation에서 연산된 Flight Time을 이용해서 Setup Skew 
   Hold Skew
를 계산한 값 입니다.

> 이 자료에서 언급한 Skew는 아래 그림과 같습니다. 자료에 따라 Margin이라고도 합니다.


                     

주파수에 따른 차이점 비교

 

> Simulation DQ Signal Pattern의 길이 조건 1.

   A – 2mm DQ Signal A + 4mm

       

          

  위의 표에서 Skew Analysis를 보면 Setup, Hold Skew에 영향을 줄 수 있는 모든 요소가
같기 때문에 두 결과물의 Setup, Hold Skew의 값은 차이가 없는 것을 볼 수 있습니다.
  하지만 동작 주파수에 따라 Timing Spec.이 달라지므로 동작주파수가 333MHz일 때의 DQ Signal
Setup, Hold Skew Spec.안에 들어오지만 동작주파수가 400MHz일 때의 DQ Signal Setup, Hold
Skew
Spec.에서 벗어나는 것을 볼 수 있습니다. 따라서 동작주파수가 변함에 따라 Skew Spec.
달라지므로 Spec.에 맞게 Pattern의 길이를 조절하여 Skew Delay를 맞춰야 합니다.


  다음은 400MHz일 때 DQ Signal Timing Skew Spec.안에 들어오도록 DQS Signal 기준 DQ
Signal Pattern
의 길이를 수정한 결과입니다.

 

> Simulation Pattern의 길이 조건 2.
     
A + 3 mm DQ Signal A + 6 mm


    

위의 결과를 보면 Waveform은 큰 차이가 없지만 Skew Analysis에서 Setup Skew, Hold Skew
 줄어들었음을 볼 수 있습니다. 위의 DQS 조건2.를 보면 DQS Signal 기준 DQ Signal의 길이를
 늘려서 Setup, Hold SkewSpec.에 들어오게 한 것을 볼 수 있습니다.

 

DQS Signal 기준 DQ Signal의 길이를 늘리면 문제가 해결 될까요?

 

다음은 Controller(Driver Buffer Model)만 변경하고, 다른 조건은 조건1.,조건2.와 동일한 조건에서
 Simulation한 결과 입니다.

 

[ Simulation 조건]

 

> 동작 주파수 : 400MHz

> Simulation에 사용한 Buffer Model

- Driver Buffer Model : C Controller IBIS Model에서 DQS, DQ Signal Model

- Receiver Buffer Model : S DDR2 SDRAM IBIS Model에서 DQS, DQ Signal Model

> DQS Signal Length : 55mm (아래에서는 A로 칭함.)


> Simulation Pattern의 길이 조건 3.
   A -5 mm DQ Signal A - 3 mm


        

  Simulation 결과를 보면 Controller의 변경으로 인해 조건 2.의 결과와 달리 DQS Signal 기준
DQ Signal의 길이를 줄여야지만 Setup, Hold SkewSpec.에 들어오는 것을 볼 수 있습니다.

 

  조건2.와 조건3.의 결과를 보면 결국 DQS Signal 기준 DQ Signal의 길이를 늘리거나 줄이는 것이
  해결방안이 아니라는 것을 알 수 있습니다. , DQS Signal을 기준으로 DQ Signal 길이를 맞추는 것이
  아니라 Delay를 맞춰서 Timing Spec.에 들어오게 해야 한다는 것입니다.

 

  결론적으로 Chip의 특성, Buffer Model의 특징, Pattern의 길이, Pattern Impedance에 따라
  Flight Time이 달라지고, 그로 인해 Setup, Hold Skew값이 달라집니다. 따라서 이런 여러 가지 요소들을
  고려하여 Simulation을 통해 정확한 Skew값을 계산하여 PCB 설계를 진행하는 것이 필요합니다.

 

 

작성자  :  Internex CAE Team

Park. Ah Yeon


 

첨부파일 다운로드

로그인 후 등록 할 수 있습니다.

 
번호 제목 글쓴이 작성일 파일 조회수
32 PI - Impedance Analysis(1) 인터넥스 2014-08-29 7,034
31 PCB Design을 위한 Power Integrity(4.. 인터넥스 2014-04-07 7,020
30 PCB Design을 위한 Power Integrity(3.. 인터넥스 2014-04-03 6,932
29 PCB Design을 위한 Power Integrity(2.. 인터넥스 2014-04-03 7,464
28 PCB Design을 위한 Power Integrity(1.. 인터넥스 2014-03-25 6,654
27 [PI] Resonance 인터넥스 2013-07-08 7,729
26 [PI] Target Impedence 인터넥스 2013-07-08 12,767
25 [PI] PI(Power Integrity)에서 문제.. 인터넥스 2013-07-08 7,812
24 [PI] PI(Power Integrity)의 필요성 인터넥스 2013-07-08 15,395
23 Test Load가 Timing 분석에 주는 .. 인터넥스 2011-10-24 10,257
22 Test Load가 Timing 분석에 주는 .. 인터넥스 2011-10-24 8,651
21 Signal Integrity (특집기사) – <3편> 인터넥스 2011-08-11 12,115
20 Signal Integrity (특집기사) – <2편> 인터넥스 2011-08-11 11,467
19 Signal Integrity (특집기사) – <1편> 인터넥스 2011-08-11 15,887
18 => 동작 주파수에 따른 PCB Pattern.. 인터넥스 2011-07-20 21,843
   1  2  3  4