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  Test Load가 Timing 분석에 주는 영향_1 작성일 : 2011-10-24          조회수 : 16,941  
  작성자 : 인터넥스  

 System Board상의 Timing 분석을 위해서는 Test Load 고려해야 합니다.

 

 우선 Test load 대해 알아보겠습니다.

 

  Figure 3 상단의 그림(Typical point-to-point board route) System Board 구현할
   Output device pin Input device pin 연결된 “Board Route”구조이고, 하단의 그림(Typical
    tester route)
일반적인 Datasheet에서 있는 “Tester Route” 구조입니다.

 

   Simulation 환경 상에서 Device Output pin에서 출력된 신호는 Transmission line
    Impedance mismatching이나 Input device pin에서 반사된 신호의 영향 때문에 기준 시점으로
    사용 되기는 어렵습니다.

  또한 이와 같은 이유로 Figure 3. A, B지점에서 Timing 측정할 경우, Datasheet상의
    Timing(C) 차이가 발생하게 됩니다
.


    


    이러한 Timing 값의 차이가 어떤 영향을 미치는지 알아보겠습니다.

 

   Figure 4 Figure 5 A, C 지점의 Timing 측정한 값의 차이가 Transmission line Input device pin에서
    Timing(B0, C) 어떤 영향을 주는지 보여줍니다. (A0, B0, C0 A, B, C 지점에서의 Timing 나타냄.)

  

  우선 Figure 4. 보면 Board loading time(A0) Tester loading time(C0)보다 크면(C0 < A0), Input device pin에서
    Timing(B0 ) 커지고, Input device pin에서 Timing(B0) 값과 Datasheet timing (C0) 차이(B0-C0) 커집니다.
   반대로 Figure 5.에서 Board loading time(A0) Tester loading time(C0)보다 작은 경우(C0 > A0), B0 작으며,
 
  이로 인해 Input device pin에서 Timing(B0) Datasheet timing (C0) 차이(B0-C0) 작아집니다.

 

   이와 같이 Board loading timing(A0)값과 Tester loading timing(C0)값에 따라 Input device pin에서의 Timing(B0)
   달라지게 되므로 AC timing 분석을 하는데 영향을 줍니다. 그러므로 System Board Datasheet Tester circuit에서
    Timing 값은 매우 중요합니다.


    

          


     뒤에 이어지는 내용은 다음 게시물에 계속됩니다.

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