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  Test Load가 Timing 분석에 주는 영향_2 작성일 : 2011-10-24          조회수 : 9,260  
  작성자 : 인터넥스  

  앞 게시물(Test Load가 Timing 분석에 주는 영향_1)에서 말한 Test load 따라 실제 System board
    Tester circuit timing에서 존재하는 차이(B0-C0) AC timing 분석에 어떻게 적용하는지 알아보겠습니다.

 

 아래의 그림(Figure 6.) Clock 신호가 출력된 후에 Data/Control 신호가 출력될 때까지 전달되는
    Delay time(tpd) 측정하기 위한 Test circuit입니다.





      AC timing
해석하기 위해서는 위의 그림(Figure 6.)에서처럼 C(C(CLK), C(Qn))지점에서
    Timing (C0) 위에서 언급한 System board Datasheet timing에서 존재하는 차이 (B0-C0)
    보상하여 Input device pin에서 신호의 Timing 값을 계산 있습니다.





  Figure 7. Input device pin에서 Timing 도출하기 위하여 어떤 방식으로 Tester load 따른
    Timing 차이(B0-C0) Datasheet timing 값에 보상되는지 표현한 것입니다.

                         

 하지만 실제 AC timing 분석 때는 IBIS model에서 Pin 대한 Input/Output 특성,
    3
가지 조건(Strong, Typical, Weak) 대한 Data 제시하고 있고, 몇몇 Simulation Tool에서는
    Tester load 따른 Timing 차이(B0-C0) 보상되어 계산된 값을 제시하고 있습니다.


    결론적으로
AC timing 분석은 Test load 영향을 받으므로 System board Datasheet
    Tester circuit timing 값의 차이를 인지하고 Simulation 적용시켜 분석해야 합니다.




                                                                                       
참고자료 : Using IBIS Models for Timing Analysis
                                                                                 (TEXAS INTRUMENTS )

                              
                                                                  
작성자  :  Internex CAE Team
                                                                              
Park. Ah Yeon

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