앞 게시물(Test Load가 Timing 분석에 주는 영향_1)에서 말한 Test load에 따라 실제 System board와
    Tester circuit의 timing에서 존재하는 차이(B₀-C₀)를 AC timing 분석에 어떻게 적용하는지 알아보겠습니다.

 아래의 그림(Figure 6.)은 Clock 신호가 출력된 후에 Data/Control 신호가 출력될 때까지 전달되는
    Delay time(t_pd)을 측정하기 위한 Test circuit입니다.





      AC timing을 해석하기 위해서는 위의 그림(Figure 6.)에서처럼 C(C(CLK), C(Qn))지점에서
    Timing 값(C₀)과 위에서 언급한 System board와 Datasheet timing에서 존재하는 차이 값(B₀-C₀)을
    보상하여 Input device pin에서 신호의 Timing 값을 계산 할 수 있습니다.

  Figure 7.은 Input device pin에서 Timing을 도출하기 위하여 어떤 방식으로 Tester load에 따른
    Timing 차이(B₀-C₀)가 Datasheet timing 값에 보상되는지 표현한 것입니다.

 하지만 실제 AC timing을 분석 할 때는 IBIS model에서 각 Pin에 대한 Input/Output 특성,
    3가지 조건(Strong, Typical, Weak)에 대한 Data를 제시하고 있고, 몇몇 Simulation Tool에서는
    Tester load에 따른 Timing 차이(B₀-C₀)가 보상되어 계산된 값을 제시하고 있습니다.

    결론적으로 AC timing 분석은 Test load의 영향을 받으므로 System board와 Datasheet의
    Tester circuit timing 값의 차이를 인지하고 Simulation에 적용시켜 분석해야 합니다.




                                                                                        참고자료 : Using IBIS Models for Timing Analysis
                                                                                 (TEXAS INTRUMENTS 社)

                              
                                                                  작성자  :  Internex CAE Team
                                                                               Park. Ah Yeon